串?dāng)_在開關(guān)電源之PCB設(shè)計(jì)中，串?dāng)_問(wèn)題是另一個(gè)值得關(guān)注的問(wèn)題。在一個(gè)開關(guān)電源之PCB中相鄰的三對(duì)并排信號(hào)線間的串?dāng)_區(qū)域及關(guān)聯(lián)的電磁區(qū)。當(dāng)信號(hào)線間的間隔太小時(shí)，信號(hào)線間的電磁區(qū)將相互影響，從而導(dǎo)致信號(hào)的變化就是串?dāng)_。

串?dāng)_可以通過(guò)增加信號(hào)線間距解決。然開關(guān)電源之PCB 設(shè)計(jì)者通常受制于日益緊縮的布線空間和狹窄的信號(hào)線間距；由于在設(shè)計(jì)中沒有更多的選擇，從而不可避免的在設(shè)計(jì)中引入一些串?dāng)_問(wèn)題。

通常業(yè)界認(rèn)可的規(guī)則是 3W 規(guī)則，即相鄰信號(hào)線間距至少應(yīng)為信號(hào)線寬度的 3 倍。但是，實(shí)際工程應(yīng)用中可接受的信號(hào)線間距依賴于實(shí)際的應(yīng)用、工作環(huán)境及設(shè)計(jì)冗余等因素。
信號(hào)線間距從一種情況轉(zhuǎn)變成另一種以及每次的計(jì)算。因此，當(dāng)串?dāng)_問(wèn)題不可避免時(shí)，就應(yīng)該對(duì)串?dāng)_定量化。

依據(jù)實(shí)際應(yīng)用選擇去耦電容，很多開關(guān)電源之pcb設(shè)計(jì)者會(huì)選擇表貼電容在盡可能靠近電源引腳，而容值應(yīng)大到足夠?yàn)榭深A(yù)見的電源噪聲提供一條低阻對(duì)地通路。

采用退耦電容通常會(huì)遇到的問(wèn)題是不能將退耦電容簡(jiǎn)單的當(dāng)成電容。有以下幾種情況：
a、 電容的封裝會(huì)導(dǎo)致寄生電感;   b、 電容會(huì)帶來(lái)一些等效電阻;
c、 在開關(guān)電源引腳和退耦電容間的導(dǎo)線會(huì)帶來(lái)一些等效電感;
d、 在地引腳和地平面間的導(dǎo)線會(huì)帶來(lái)一些等效電感。
由此而引發(fā)的效應(yīng)：
a、 電容將會(huì)對(duì)特定的頻率引發(fā)共振效應(yīng)和由其產(chǎn)生的網(wǎng)絡(luò)阻抗對(duì)相鄰頻段的信號(hào)造成更大的影響;
b、 等效電阻（ESR）還將影響對(duì)高速噪聲退耦所形成的低阻通路。